据外媒报道，电子设计自动化软件公司Cadence宣布与台积电（TSMC）深化长期合作，通过认证设计流程、硅验证IP及持续技术协作，加速3D-IC与先进工艺节点的芯片上市时间。

作为台积电N2P、N5和N3工艺节点的IP供应商，Cadence持续为台积电生态系统提供尖端人工智能（AI）驱动设计解决方案，涵盖从芯粒（chiplets）、SoC到先进封装及3D-IC等横向应用领域。

此次深度合作包含台积电N2P和A16™技术的认证工具与流程，为台积电的A14技术奠定基础，并通过扩展对台积电3DFabric®设计与封装的支持，进一步释放3D-IC的潜力。此外，双方正基于现有的N3P设计解决方案，扩展了对新发布的台积电N3C技术的工具认证。

N2P与A16 AI芯片设计

Cadence正通过认证工具与优化IP推动台积电先进的N2P和A16™工艺节点的AI芯片设计创新。为巩固其在存储器IP领域的地位，Cadence为N2P工艺节点提供TSMC9000预流片认证的DDR5 12.8G IP。Cadence®数字、定制/模拟设计及热分析解决方案均已获得台积电N2P和A16技术认证。结合双方在AI驱动的N2P数字设计解决方案方面的持续合作，包括利用大型语言模型（LLM），这些进步将在改进未来工艺节点的数字设计流程方面发挥重要作用。

图片来源：Cadence

先进汽车解决方案

ADAS、自动驾驶及软件定义汽车正在推动下一代应用对尖端芯片的需求，Cadence通过台积电N5A与N3A工艺的认证IP加速这一演进。Cadence的高性能设计IP组合——包括LPDDR5X-9600、PCI Express®（PCIe®）5.0、CXL 2.0、25G-KR与10G多协议SerDes——专为汽车应用优化。

拓展升级3DFabric解决方案

Cadence为台积电3DFabric®提供唯一完整的芯粒设计、封装与系统分析解决方案。为满足AI训练市场需求，Cadence正在扩展设计IP组合，为3D-IC设计提供TSMC 9000认证IP，包括N5/N4P的HBM3E 9.6G与N3P的预流片HBM3E 10.4G，以及Universal Chiplet Express™（UCIe™）16G N3P解决方案。此外，Cadence的HBM4测试芯片已完成预流片准备，为CoWoS-L技术铺平道路。

Cadence的Integrity™ 3D-IC平台现增强了对改进结果质量（QoR）和3DIC全流程质量控制（QC）的支持，具有3Dblox参考流程，同时支持全局资源优化、芯片封装协同设计和跨静态时序、电源-IR和热多物理场融合分析。新的支持包括为多芯粒设计创建馈通，以及用于端到端3D-IC规划、分区和优化的AI工具。

Cadence的Sigrity™ X技术与Clarity™ 3D求解器通过与Integrity™ 3D-IC平台集成，实现3Dblox信号与电源完整性（SIPI）分析的合规自动化。该集成流程可全自动完成UCIe和HBM通道的高速S参数提取与瞬态时域分析。此外，CadenceEMX® Planar 3D求解器已获N3认证并正在进行N2P认证，提升仿真精度以满足先进工艺节点IC设计的严苛要求。

超越摩尔定律的技术创新

Cadence持续通过超越摩尔定律（More-than-Moore）的技术创新突破工艺微缩极限。Virtuoso® Studio支持模拟与RF设计迁移，大幅缩短先进及RF节点的设计周期。Cadence还推动台积电紧凑型通用光子引擎（COUPE™）的设计解决方案进步，并通过台积电云端设计实现下一代能效，其GPU加速计算可提升性能。